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As VLSI technology is continuously shrinking to lower technology nodes we need efficient technique for testing. Now, reliability and testability both are the important parameters in today's VLSI design. Reducing the testing time is major challenge in scan based DFT (or test) the sequence that, when applied to a digital circuit, it will enables automatic test equipment to distinguish between the correct circuit behavior and the faulty circuit behavior caused by defects. Now, ATE machines are very expensive machine i.e. (i) more number of test patterns will take more time to execute and that...

Da die VLSI-Technologie ständig auf kleinere Technologieknoten schrumpft, benötigen wir eine effiziente Testtechnik. Zuverlässigkeit und Testbarkeit sind die wichtigsten Parameter beim heutigen VLSI-Design. Die Verkürzung der Testzeit ist eine große Herausforderung bei der scanbasierten DFT (oder dem Test), da die Sequenz, wenn sie auf eine digitale Schaltung angewendet wird, es automatischen Testgeräten ermöglicht, zwischen dem korrekten Schaltungsverhalten und dem fehlerhaften Schaltungsverhalten zu unterscheiden, das durch Defekte verursacht wird. ATE-Maschinen sind sehr teuer, d.h....

Comme la technologie VLSI se réduit continuellement à des noeuds technologiques inférieurs, nous avons besoin de techniques de test efficaces. Aujourd'hui, la fiabilité et la testabilité sont deux paramètres importants dans la conception VLSI. La réduction du temps de test est un défi majeur pour le DFT (ou test) basé sur le balayage, la séquence qui, lorsqu'elle est appliquée à un circuit numérique, permet à l'équipement de test automatique de distinguer le comportement correct du circuit du comportement défectueux du circuit causé par des défauts. Aujourd'hui, les machines...