Conception D Un Routeur Pour Les Architectures Réseaux Mono-Puce 3D » książka
Conception D Un Routeur Pour Les Architectures Réseaux Mono-Puce 3D
ISBN-13: 9786131540011 / Francuski / Miękka / 2018 / 116 str.
Les interconnexions globales reprA(c)sentent aujourd'hui un problA]mes dans la conception des systA]mes multiprocesseur sur puce (MPSoC pour Multiprocessor System-on-Chip) de haute performance. Les chercheurs des systA]mes embarquA(c)s sont A la recherche des solutions des architectures de communications on-chip A faible coAt matA(c)riel, grande fiabilitA(c) et prA(c)dictibilitA(c). Une des solutions en vue prA(c)voit l'utilisation des rA(c)seaux d'interconnexions basA(c)s sur l'A(c)change de paquets de donnA(c)es, appelA(c)s aussi Networks-on-Chip (NoCs). Il pourrait A terme apporter des solutions au niveau de la conception et des performances pour faire face A la complexitA(c) des systA]mes sur puces de grande dimension. C'est dans ce cadre que s'inscrit notre travail. En effet, il s'agit de modA(c)liser, concevoir et valider un routeur A QoS pour une architecture NoC 3D prA(c)dA(c)finie. Deux modA(c)lisations de ce routeur ont A(c)tA(c) rA(c)alisA(c)es. L'une dans le langage VHDL au niveau RTL (Register Transfer Level) et l'autre dans le langage SystemC au niveau dit TLM-T (Transaction Level Modeling with Time). La validation du fonctionnement de l'architecture du routeur est proposA(c)e dans un rA(c)seau sur puce A topologie 3D-Mesh.
Les interconnexions globales représentent aujourdhui un problèmes dans la conception des systèmes multiprocesseur sur puce (MPSoC pour Multiprocessor System-on-Chip) de haute performance. Les chercheurs des systèmes embarqués sont à la recherche des solutions des architectures de communications on-chip à faible coût matériel, grande fiabilité et prédictibilité. Une des solutions en vue prévoit lutilisation des réseaux dinterconnexions basés sur léchange de paquets de données, appelés aussi Networks-on-Chip (NoCs). Il pourrait à terme apporter des solutions au niveau de la conception et des performances pour faire face à la complexité des systèmes sur puces de grande dimension. Cest dans ce cadre que sinscrit notre travail. En effet, il sagit de modéliser, concevoir et valider un routeur à QoS pour une architecture NoC 3D prédéfinie. Deux modélisations de ce routeur ont été réalisées. Lune dans le langage VHDL au niveau RTL (Register Transfer Level) et lautre dans le langage SystemC au niveau dit TLM-T (Transaction Level Modeling with Time). La validation du fonctionnement de larchitecture du routeur est proposée dans un réseau sur puce à topologie 3D-Mesh.
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