Entwurf eines flexiblen Multiband-Teilers mit einphasigem Takt und geringer Leistung

ISBN-13: 9786203993332 / Niemiecki / Miękka / 120 str.

K. Shashidhar

Opis

Der Frequenzsynthesizer verwendet einen Vorteiler, wie im Teiler der ersten Stufe angegeben, aber der Teiler verbraucht Strom. Die meisten IEEE 802.11a / b / g Frequenzsynthesizer verwenden SCL-Teiler als erste Stufe, während dynamische Latches noch nicht für Multiband-Synthesizer verwendet werden. In diesem Beitrag wird ein dynamischer, flexibler logischer Multiband-Integer-N-Teiler auf der Grundlage einer Puls-Schwalben-Topologie vorgeschlagen, der einen stromsparenden Breitband-2/3-Prescaler und einen Breitband-Multimodul-32/33/47/48-Prescaler verwendet. Der Teiler verwendet auch eine verbesserte stromsparende Zelle für den schluckbaren T-Bit-Zähler. Es wurde ein logischer, dynamischer, flexibler Integer-N-Teiler entwickelt, der den Breitband-2/3-Prescaler und den Multimodulus-32/33/47/48-Prescaler verwendet. Da die maximale Betriebsfrequenz von 6,2 GHz einen Multimodus 32/33/47/48 Vorteiler hat, können die Werte der (P) und Swallow (S) Zähler programmiert werden, um sie über den gesamten Frequenzbereich zu teilen. Die P- und S-Zähler werden entsprechend programmiert. Der vorgeschlagene flexible Multiband-Teiler verwendet auch eine verbesserte ladbare Bit-Zelle für den Schwalbenzähler und verbraucht eine Leistung von 0,96 bzw. 2,2 MW, was eine Lösung für den stromsparenden PLL-Synthesizer darstellt.

O autorze

Shashidhar, K. K. Shashidhar verfügt über 20 Jahre Erfahrung im Bereich der Lehre. Promovierte an der GITAM-Universität. M.Tech in VLSI-Systemdesigns von der JNTUH. Derzeit arbeitet er als außerordentlicher Professor im Fachbereich ECE am GNITC (Autonomous), Ibrahimpatnam, das der JNTU, Hyderabad, angeschlossen ist. Arbeitete 4 Jahre lang für das der TNTU angeschlossene College in Malaysia.